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http://hdl.handle.net/10119/11368
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| タイトル: | タイミング調整機構を持つ次世代データパス回路の遅延変動耐性と最適合成 |
| その他のタイトル: | Robustness against delay variations and design optimization for datapath circuits with post silicon timing tuning mechanism |
| 著者: | 金子, 峰雄 |
| 著者（別表記）: | Kaneko, Mineo |
| キーワード: | 集積回路
製造ばらつき
セットアップ・ホールド
タイミング・スキュー
高位合成
タイミングテスト
資源割り当て
ＰＤＥ調整 |
| 発行日: | 3-Jun-2013 |
| 抄録: | 将来の極微細集積回路において，製造ばらつきに起因する動作タイミング誤りが克服すべき重要な問題となる．こうしたばらつきによる動作タイミング誤りを解消し，チップ個別の動作速度性能を最大限に引き出すための製造後タイミング調整機構を有する集積回路システムを対象に，タイミング調整性能を最大化する回路構成手法の確立，タイミングテストと連動した製造後タイミング調整アルゴリズムの確立を行った． : LSIs suffers variations during fabrication process, and timing fault due to those variations is one of the biggest problems for current and future advanced LSIs. Timing skew tuning after fabrication (Post Silicon Skew Tuning) is a key technology to overcome such timing problem and to draw the best possible performance of individual chip. Register transfer level design optimizations of LSIs with PSST mechanism and skew tuning algorithms together with optimized timing test schedule have been developed in this project. |
| 記述: | 研究種目：基盤研究（Ｃ）
研究期間：2010～2012
課題番号：22560326
研究者番号：00185935
研究分野：回路理論
科研費の分科・細目：電気電子工学・電子デバイス・電子機器 |
| 言語: | jpn |
| URI: | http://hdl.handle.net/10119/11368 |
| 出現コレクション: | 2012年度 (FY 2012)
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記述 |
サイズ | 形式 |
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| 22560326seika.pdf | | 255Kb | Adobe PDF | 見る/開く |
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