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http://hdl.handle.net/10119/4697
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| タイトル: | A Design Scheme for Delay Testing of Controllers Using State Transition Information |
| 著者: | IWAGAKI, Tsuyoshi
OHTAKE, Satoshi
FUJIWARA, Hideo |
| キーワード: | controller
delay fault
non-scan design
invalid test state and transition generator
at-speed test |
| 発行日: | 2004-12-01 |
| 出版者: | 電子情報通信学会 |
| 誌名: | IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences |
| 巻: | E87-A |
| 号: | 12 |
| 開始ページ: | 3200 |
| 終了ページ: | 3207 |
| 抄録: | This paper presents a non-scan design scheme to enhance delay fault testability of controllers. In this scheme, we utilize a given state transition graph (STG) to test delay faults in its synthesized controller. The original behavior of the STG is used during test application. For faults that cannot be detected by using the original behavior, we design an extra logic, called an invalid test state and transition generator, to make those faults detectable. Our scheme allows achieving short test application time and at-speed testing. We show the effectiveness of our method by experiments. |
| Rights: | Copyright (C)2004 IEICE. Tsuyoshi Iwagaki, Satoshi Ohtake and Hideo Fujiwara, IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences, E87-A(12), 2004, 3200-3207. http://www.ieice.org/jpn/trans_online/ |
| URI: | http://hdl.handle.net/10119/4697 |
| 資料タイプ: | publisher |
| 出現コレクション: | b10-1. 雑誌掲載論文 (Journal Articles)
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